Руководство по 8-битным AVR-микроконтроллерам XMEGA A

В этом документе содержится полное и детальное описание всех модулей, входящих в состав AVR-микроконтроллеров из семейства XMEGA A. XMEGA A - семейство экономичных, высокопроизводительных и с обширным набором встроенных устройств ввода-вывода (УВВ) 8/16-битных КМОП микроконтроллеров, выполненных по улучшенной RISC-архитектуре AVR.

Оглавление

1. Про данное руководство
2. Обзор
3. ЦПУ AVR

   3.1. Отличительные особенности

   3.2. Обзор

   3.3. Обзор архитектуры

   3.4. Арифметико-логическое устройство

   3.5. Программный поток

   3.6. Временная диаграмма выполнения инструкций

   3.7. Регистр статуса

   3.8. Стек и указатель стека

   3.9. Регистровый файл

   3.10. Регистры RAMP и расширенной косвенной адресации

   3.11. Доступ к 16-битным регистрам

   3.12. Защита от изменения конфигурации

   3.13. Fuse-биты для блокировки изменений

   3.14. Описание регистров

   3.15. Краткий обзор регистров

4. Запоминающие устройства

   4.1. Отличительные особенности

   4.2. Обзор

   4.3. Flash-память программ

   4.4 Fuse- и Lock-биты

   4.5. Память данных

   4.6. Внутреннее SRAM

   4.7. EEPROM

   4.8. Память ввода-вывода

   4.9. Внешняя память

   4.10 Память данных и арбитраж шины

   4.11. Временные характеристики доступа к памяти

   4.12. Идентификация микроконтроллера

   4.13. Отключение порта JTAG

   4.14. Защита памяти ввода-вывода

   4.15. Описание регистров контроллера энергонезависимой памяти

   4.16. Описание регистров - Fuse- и Lock-биты

   4.17. Описание регистров - сигнатурный код производителя

   4.18. Описание регистров - память ввода-вывода общего назначения

   4.19. Описание регистров внешней памяти

   4.20. Описание регистров управления МК

   4.21. Обзор регистров контроллера энергонезависимой памяти

   4.22. Обзор регистров Fuse- и Lock-бит

   4.23. Обзор регистров сигнатурного кода производителя

   4.24. Обзор регистров ввода-вывода общего назначения

   4.25. Обзор регистров управления микроконтроллером

   4.26. Векторы прерываний контроллера энергонезависимой памяти

5. Контроллер прямого доступа к памяти (DMA-контроллер)

   5.1. Контроллер прямого доступа к памяти (DMA-контроллер)

   5.2. Обзор

   5.3. Транзакция DMA

   5.4. Запуск передачи

   5.5. Адресация

   5.6. Приоритеты каналов

   5.7. Двойная буферизация

   5.8. Передача буферов

   5.9. Обнаружение ошибок

   5.10. Программный сброс

   5.11. Защита

   5.12. Прерывания

   5.13. Описание регистров DMA-контроллера

   5.14. Описание регистров DMA-канала

   5.14.1. CTRLA - регистр А управления DMA-каналом

   5.14.2. CTRLB - регистр B управления DMA-каналом

   5.14.3. ADDRCTRL - регистр управления адресом DMA-канала

   5.14.4. TRIGSRC - источник запуска DMA-канала

   5.14.5. TRFCNTH - старший регистр счетчика байт при передаче блока по DMA-каналу

   5.14.6. TRFCNTL - младший регистр счетчика байт при передаче блока по DMA-каналу

   5.14.7. REPCNT - регистр счетчика повторов в DMA-канале

   5.14.8. SRCADDR2 - регистр 2 адреса источника DMA-канала

   5.14.9. SRCADDR1 - регистр 1 адреса источника DMA-канала

   5.14.10. SRCADDR0 - регистр 0 адреса источника DMA-канала

   5.14.11. DESTADDR2 - регистр 2 адреса получателя DMA-канала

   5.14.12. DESTADDR1 - регистр 1 адреса получателя DMA-канала

   5.14.13. DESTADDR0 - регистр 0 адреса получателя DMA-канала

   5.15. Обзор регистров DMA-контроллера

   5.16. Обзор регистров DMA-канала

   5.17. Обзор векторов прерываний DMA

6. Система событий

   6.1. Отличительные особенности

   6.2. Обзор

   6.3. События

   6.4. Сеть маршрутизации событий

   6.5. Временные характеристики передачи событий

   6.6. Фильтрация

   6.7. Квадратурный декодер

   6.8. Описание регистров

   6.9. Обзор регистров

7. Системная синхронизация и источники синхронизации

   7.1. Отличительные особенности

   7.2. Обзор

   7.3. Распределение сигналов синхронизации

   7.4. Источники синхронизации

   7.5. Настройка системной синхронизации и предделителей частоты

   7.6. Блок PLL с коэффициентом умножения от 1 до 31

   7.7. Блоки DFLL 2- и 32-мегагерцевых генераторов

   7.8. Функция обнаружения отказа внешнего источника синхронизации

   7.9. Описание регистров системы синхронизации

   7.10. Описание регистров генераторов

   7.11. Описание регистров блоков DFLL32M/DFLL2M

   7.12. Обзор регистров системы синхронизации

   7.13. Обзор регистров генераторов

   7.14. Обзор регистров блоков DFLL32M/DFLL2M

   7.15. Обзор вектора прерываний по обнаружению отказа кварцевого генератора

8. Управление энергопотреблением и экономичные режимы работы

   8.1. Отличительные особенности

   8.2. Обзор

   8.3. Экономичные режимы работы

   8.4. Регистры снижения энергопотребления

   8.5. Описание регистров управления экономичными режимами работы

   8.6. Описание регистров снижения энергопотребления

   8.7. Обзор регистров управления экономичными режимами работы

   8.8. Обзор регистров управления энергопотреблением

9. Система сброса

   9.1. Отличительные особенности

   9.2. Обзор

   9.3. Последовательность сброса

   9.4. Источники сброса

   9.5. Описание регистров

   9.6. Обзор регистров

10. Система резервного батарейного питания

    10.1. Отличительные особенности

    10.2. Обзор

    10.3. Модуль с резервированием питания

    10.4. Исчезновение основного питания

    10.5. Основной сброс и последовательность запуска

    10.6. Описание регистров

    10.7. Обзор регистров

11. Сторожевой таймер WDT

    11.1. Отличительные особенности

    11.2. Обзор

    11.3. Нормальный режим работы

    11.4. Оконный режим работы

    11.5. Синхронизация сторожевого таймера

    11.6. Защита и блокировка конфигурации

    11.7. Описание регистров

    11.8. Обзор регистров

12. Прерывания и программируемый многоуровневый контроллер прерываний

    12.1. Отличительные особенности

    12.2. Обзор

    12.3. Принцип действия

    12.4. Прерывания

    12.5. Уровень прерывания

    12.6. Приоритет прерывания

    12.7. Перемещение векторов прерываний между сектором прикладной и программы и загрузочным сектором

    12.8. Описание регистров

    12.9. Обзор регистров

13. Порты ввода-вывода

    13.1. Отличительные особенности

    13.2. Обзор

    13.3. Использование линий ввода-вывода

    13.4. Настройка линий ввода-вывода

    13.5. Опрос состояния линии в/в

    13.6. Настройка параметров контроля входа

    13.7. Прерывания порта

    13.8. Генерация событий портом ввода-вывода

    13.9. Альтернативные функции портов

    13.10. Управление скоростью фронтов

    13.11. Вывод синхронизации и событий

    13.12. Мультипортовая конфигурация

    13.13. Виртуальные регистры

    13.14. Описание регистров портов

    13.15. Описание регистров мультипортовой конфигурации

    13.16. Описание регистров виртуальных портов

    13.17. Обзор регистров портов

    13.18. Обзор регистров мультипортовой конфигурации

    13.19. Обзор регистров виртуальных портов

    13.20. Обзор векторов прерываний портов ввода-вывода

14. 16-битный таймер-счетчик

    14.1. Отличительные особенности

    14.2. Обзор

    14.3. Функциональная схема

    14.4. Источники синхронизации и событий

    14.5. Двойная буферизация

    14.6. Работа счетчика

    14.7. Канал захвата

    14.8. Канал сравнения

    14.9. Прерывания и события

    14.10. Поддержка DMA

    14.11. Команды таймера-счетчика

    14.12. Описание регистров

    14.13. Обзор регистров

    14.14. Обзор векторов прерываний

15. Блок расширения возможностей генерации импульсов AWeX

    15.1. Отличительные особенности

    15.2. Обзор

    15.3. Перекрытие порта

    15.4. Генерация паузы неперекрытия

    15.5. Образцовый генератор

    15.6. Защита от повреждения

    15.7. Описание регистров

    15.8. Обзор регистров

16. Блок расширения разрешающей способности

    16.1. Отличительные особенности

    16.2. Обзор

    16.3. Описание регистров

    16.4. Обзор регистров

17. Счетчик реального времени RTC

    17.1. Отличительные особенности

    17.2. Обзор

    17.3. Описание регистров

    17.4. Обзор регистров

    17.5. Обзор векторов прерываний

18. 32-битный счетчик реального времени RTC32

    18.1. Отличительные особенности

    18.2. Обзор

    18.3. Описание регистров

    18.4. Обзор регистров

    18.5. Обзор векторов прерываний

19. Двухпроводной интерфейс TWI

    19.1. Отличительные особенности

    19.2. Обзор

    19.3. Принцип действия шины TWI

    19.4. Логика контроля состояния шины TWI

    19.5. Работа ведущего модуля TWI

    19.6. Работа подчиненного модуля TWI

    19.7. 1Разрешение работы интерфейса внешнего драйвера

    19.8. Описание регистров модуля TWI

    19.9. Описание регистров ведущего модуля TWI

    19.10. Описание регистров подчиненного модуля TWI

    19.11. Обзор регистров модуля TWI

    19.12. Обзор регистров ведущего модуля TWI

    19.13. Обзор регистров подчиненного модуля TWI

    19.14. Обзор векторов прерываний

20. Последовательный интерфейс SPI

    20.1. Отличительные особенности

    20.2. Обзор

    20.3. Ведущий режим

    20.4. Подчиненный режим

    20.5. Режимы SPI

    20.6. Поддержка DMA

    20.7. Описание регистров

    20.8. Обзор регистров

    20.9. Векторы прерываний модуля SPI

21. Модуль USART

    21.1. Отличительные особенности

    21.2. Обзор

    21.3. Генерация синхронизации

    21.4. Форматы посылок

    21.5. Инициализация USART

    21.6. Отправка данных передатчиком USART

    21.7. Получение данных приемником USART

    21.8. Асинхронный прием данных

    21.9. Дробная генерация скорости

    21.10. Работа USART в ведущем SPI-совместимом режиме

    21.11. Сравнение режима SPI модуля USART с модулем SPI

    21.12. Режим мультипроцессорной связи

    21.13. Работа в режиме IRCOM

    21.14. Поддержка DMA

    21.15. Описание регистров

    21.16. Обзор регистров

    21.17. Обзор векторов прерываний

22. Модуль инфракрасной связи IRCOM

    22.1. Отличительные особенности

    22.2. Обзор

    22.3. Описание регистров

23. Криптоускорители

    23.1. Отличительные особенности

    23.2. Обзор

    23.3. Инструкция DES

    23.4. Модуль AES

    23.5. Обзор регистров модуля AES

    23.6. Обзор регистров модуля AES

    23.7. Вектор прерываний модуля AES

24. Интерфейс внешней шины EBI

    24.1. Отличительные особенности

    24.2. Обзор

    24.3. Выходы выбора микросхем

    24.4. Настройка линий ввода-вывода

    24.5. Синхронизация EBI

    24.6. Совместная работа со SRAM

    24.7. Совместная работа со SRAM LPC-типа

    24.8. Совместная работа с SDRAM

    24.9. Комбинированное подключение к SRAM и SDRAM

    24.10. Временная диаграмма интерфейса EBI

    24.11. Описание регистров модуля EBI

    24.12. Описание регистров управления выбором микросхем

    24.13. Обзор регистров модуля EBI

    24.14. Обзор регистров управления выбором микросхем

25. Аналогово-цифровой преобразователь ADC

    25.1. Отличительные особенности

    25.2. Обзор

    25.3. Входные источники

    25.4. Каналы АЦП

    25.5. Выбор опорного напряжения

    25.6. Результат преобразования

    25.7. Функция сравнения

    25.8. Запуск преобразования

    25.9. Синхронизация и временная диаграмма преобразования АЦП

    25.10. DMA-передача

    25.11. Прерывания и события

    25.12. Калибровка

    25.13. Приоритет каналов

    25.14. Синхронизация выборок

    25.16. Описание регистров модуля АЦП

    25.17. Обзор регистров АЦП

    25.18. Обзор регистров канала АЦП

    25.19. Обзор векторов прерываний

26. Цифро-аналоговый преобразователь DAC

    26.1. Отличительные особенности

    26.2. Обзор

    26.3. Запуск преобразования

    26.4. Выходные каналы

    26.5. Синхронизация модуля DAC

    26.6. Ограничения к временным характеристикам

    26.7. Экономичный режим работы

    26.8. Калибровка

    26.9. Описание регистров

    26.10. Обзор регистров

27. Аналоговый компаратор AC

    27.1. Отличительные особенности

    27.2. Обзор

    27.3. Входные каналы

    27.4. Запуск сравнения сигналов

    27.5. Генерация прерываний и событий

    27.6. Оконный режим

    27.7. Входной гистерезис

    27.8. Зависимость энергопотребления от задержки распространения

    27.9. Описание регистров

    27.10. Обзор регистров

    27.11. Обзор векторов прерываний

28. IEEE 1149.1-совместимый интерфейс граничного сканирования JTAG

    28.1. Отличительные особенности

    28.2. Обзор

    28.3. TAP-порт

    28.4. JTAG-инструкции

    28.5. Регистры данных

    28.6. Цепь граничного сканирования

29. Интерфейс программирования и отладки PDI

    29.1. Отличительные особенности

    29.2. Обзор

    29.3. Трансивер PDI

    29.4. Трансивер JTAG

    29.5. Контроллер PDI

    29.6. Описание регистров инструкции и адресации интерфейса PDI

    29.7. Описание регистров управления и статуса интерфейса PDI

    29.8. Обзор регистров

30. Программирование запоминающих устройств

    30.1. Отличительные особенности

    30.2. Обзор

    30.3. NVM-контроллер

    30.4. NVM-команды

    30.5. Особенности работы NVM-контроллера в занятом состоянии

    30.6. Страничные буферы Flash-памяти и EEPROM

    30.7. Последовательности программирования Flash-памяти и EEPROM

    30.8. Защита энергонезависимой памяти

    30.9. Предотвращение нарушения данных

    30.10. Проверка CRC

    30.11. Самопрограммирование под управлением программы загрузчика

    30.12. Внешнее программирование

    30.13. Описание регистров

    30.14. Обзор регистров

31. 31. Карта памяти модулей ввода-вывода
32. 32. Краткое описание набора инструкций
33. Приложение А. Временные диаграммы модуля EBI

    33.1. 3-портовое подключение SRAM с ALE1 и CS

    33.2. 3-портовое подключение SRAM с ALE12 и CS

    33.3. 4-портовое подключение SRAM с ALE2 и CS

    33.4. 4-портовое подключение SRAM с CS и без ALE

    33.5. 2-портовое подключение LPC памяти с ALE12 и CS

    33.6. 3-портовое подключение LPC памяти с ALE1 и CS

    33.7. 2-портвоое подключение LPC памяти с ALE1 и CS

    33.8. 3-портовое подключение SRAM с ALE1 и без CS

    33.9. 4-портвоое подключение SRAM без ALE и CS

    33.10. 2-портовое подключение LPC памяти с ALE12 и без CS

    33.11. Блок SDRAM

    33.12. 8-битная запись SDRAM

    33.13. 8-битное чтение SDRAM

    33.14. Запись 4-битного SDRAM

    33.15. Чтение 4-битного SDRAM

    33.16. Регенерация SRAM

Исходный файл:

6810 Kb Engl