24.11. Описание регистров модуля EBI
24.11.1. CTRL - регистр управления модулем EBI
| Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
| +0x00 |
| SDDATAW[1:0] |
LPCMODE[1:0] |
SRMODE[1:0] |
IFMODE[1:0] |
|
CTRL |
| Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
| Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:6 - SDDATAW[1:0]: настройки разрядности данных интерфейса SDRAM
От данных бит зависит разрядность шины данных при подключении SDRAM (см. таблицу 24.6).
Таблица 24.6. Режим SDRAM
| SDDATAW[1:0] |
Групповая конфигурация |
Описание |
| 00 |
4BIT |
4-битная шина данных |
| 01 |
8BIT(1) |
8-битная шина данных |
| 10 |
- |
(резерв) |
| 11 |
- |
(резерв) |
- 8-битная шина данных доступна только у 4-портового интерфейса EBI.
- Биты 5:4 - LPCMODE[1:0]: режим SRAM с сокращенным числом выводов
Данные биты предназначены для настройки конфигурации SRAM LPC (см. таблицу 24.7).
Таблица 24.7. Режим SRAM LPC
| SDDATAW[1:0] |
Групповая конфигурация |
ALE |
Описание |
| 00 |
ALE1 |
ALE1 |
Данные мультиплексируются с байтом адреса 0 |
| 01 |
- |
- |
(резерв) |
| 10 |
ALE12(1) |
ALE1, 2 |
Данные мультиплексируются с байтами адреса 0 и 1 |
| 11 |
- |
- |
(резерв) |
- Конфигурация ALE12 не поддерживается у 2-портового интерфейса EBI.
- Биты 3:2 - SRMODE[1:0]: режим SRAM
Данные биты предназначены для настройки конфигурации SRAM (см. таблицу 24.8).
Таблица 24.8. Режим SRAM
| SRMODE[1:0] |
Групповая конфигурация |
ALE |
Описание |
| 00 |
ALE1 |
ALE1 |
Мультиплексируются байты адреса 0 и 1 |
| 01 |
ALE2(1) |
ALE2 |
Мультиплексируются байты адреса 0 и 2 |
| 10 |
ALE12(1) |
ALE1, 2 |
Мультиплексируются байты адреса 0, 1 и 2 |
| 11 |
NOALE |
Не исп. |
Мультиплексирование адреса не используется |
- Конфигурации ALE2 и NOALE доступны только у 4-портового интерфейса EBI.
- Биты 1:0 - IFMODE[1:0]: режим интерфейса EBI
Данные биты предназначены для выбора режима интерфейса EBI и количества портов, которые участвуют в работе EBI и перекрываются им (см. таблицу 24.9).
Таблица 24.9. Режим EBI
| IFMODE[1:0] |
Групповая конфигурация |
Описание |
| 00 |
DISABLED |
EBI отключен |
| 01 |
3PORT |
EBI работает как 3-портовый интерфейс |
| 10 |
4PORT |
EBI работает как 4-портовый интерфейс |
| 11 |
2PORT |
EBI работает как 2-портовый интерфейс |
24.11.2. SDRAMCTRLA - регистр A управления SDRAM
| Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
| +0x01 |
| - |
- |
- |
- |
SDCAS |
SDROW |
SDCOL[1:0] |
|
SDRAMCTRLA |
| Чтение/запись |
Чт. |
Чт. |
Чт. |
Чт. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
| Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:4 - Res: резервные биты
Данные биты являются резервными и всегда считываются с нулевым значением.
- Бит 3 - SDCAS: задержка сигнала CAS
Данный бит задает задержку сигнала CAS количеством циклов сигнала синхронизации CLKPER2. По умолчанию данный бит равен нулю, а задержка CAS равна двум циклам CLKPER2. Если в данный бит записать единицу, то задержка CAS будет равна трем циклам CLKPER2.
- Бит 2 - SDROW: количество бит строк SDRAM
Данный бит предназначен для задания количества бит строк, используемых для подключения к SDRAM. По умолчанию, данный бит равен нулю, а количество используемых бит строк равно 11. Если же в данный бит записать единицу, то количество используемых бит строк будет равно 12.
- Бит 1:0 - SDCOL[1:0]: количество бит столбцов SDRAM
Данные биты предназначены для задания количества бит столбцов, которые используются для подключения SDRAM (см. таблицу 24.10).
Таблица 24.10. Биты столбцов SDRAM
| SDCOL[1:0] |
Групповая конфигурация |
Описание |
| 00 |
8BIT |
8 бит столбцов |
| 01 |
9BIT |
9 бит столбцов |
| 10 |
10BIT |
10 бит столбцов |
| 11 |
11BIT |
11 бит столбцов |
24.11.3. REFRESH - регистр периода регенерации SDRAM
| Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
+0x04
+0x05 |
| REFRESH[7:0] |
| - |
- |
- |
- |
- |
- |
REFRESH[9:8] |
|
REFRESHL
REFRESHH |
| |
15 |
14 |
13 |
12 |
11 |
10 |
9 |
8 |
|
| Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
| |
Чт. |
Чт. |
Чт. |
Чт. |
Чт. |
Чт. |
Чт./Зап. |
Чт./Зап. |
| Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
| |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 15:10 - Res: резервные биты
Данные биты являются резервными и всегда считываются с нулевым значением.
- Биты 9:0 - REFRESH[9:0]: период регенерации SDRAM
Данный регистр предназначен для задания периода регенерации числом циклов сигнала синхронизации CLKPER2. Для ситуаций, когда необходимо выполнить регенерацию, но интерфейс EBI оказывается занятым, предусмотрена возможность запоминания до 4 регенераций, которые будут выполнены при появлении первой возможности.
24.11.4. INITDLY - регистр задержки инициализации SDRAM
| Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
+0x06
+0x07 |
| INITDLY[7:0] |
| - |
- |
INITDLY[9:8] |
|
INITDLYL
INITDLYH |
| |
15 |
14 |
13 |
12 |
11 |
10 |
9 |
8 |
|
| Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
| |
Чт. |
Чт. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
| Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
| |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 15:14 - Res: резервные биты
Данные биты являются резервными и всегда считываются с нулевым значением.
- Бит 13:0 - INITDLY[13:0]: задержка инициализации SDRAM
Данный регистр предназначен для задания задержки инициализационной последовательности. Данная задержка способствует установлению всех уровней напряжения после разрешения работы контроллера EBI. Она также необходима для гарантирования поступления синхронизации в микросхему SDRAM в течение времени, достаточного для выполнения ею инициализационной последовательности. В инициализационную последовательность входят предварительный заряд всех банков до их состояния IDLE, ввод цикла авторегенерации и загрузка регистра режима. Значение в данном регистре задает задержку числом циклов сигнала CLKPER2.
24.11.5. SDRAMCTRLB - регистр В управления SDRAM
| Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
| +0x08 |
| MRDLY[1:0] |
ROWCYCDLY[2:0] |
RPDLY[2:0] |
|
SDRAMCTRLB |
| Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
| Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:6 - MRDLY[1:0]: задержка исполнения команды регистра режима
С помощью данных бит можно задать задержку вводом команды регистра режима и её фактическим исполнением. Задержка задается числом циклов сигнала CLKPER2 (см. таблицу 24.11).
Таблица 24.11. Настройка задержки исполнения команды регистра режима
| MRDLY[1:0] |
Групповая конфигурация |
Описание |
| 00 |
0CLK |
Задержка равна 0 циклов CLKPER2 |
| 01 |
1CLK |
Задержка равна 1 циклу CLKPER2 |
| 10 |
2CLK |
Задержка равна 2 циклам CLKPER2 |
| 11 |
3CLK |
Задержка равна 3 циклам CLKPER2 |
- Биты 5:3 - ROWCYCDLY[2:0]: задержка цикла строки SDRAM
Данные биты задают задержку между регенерацией и активацией команды числом циклов синхронизации CLKPER2 (см. таблицу 24.12).
Таблица 24.12. Настройка задержки цикла строки SDRAM
| ROWDLY[2:0] |
Групповая конфигурация |
Описание |
| 000 |
0CLK |
Задержка равна 0 циклов CLKPER2 |
| 001 |
1CLK |
Задержка равна 1 циклу CLKPER2 |
| 010 |
2CLK |
Задержка равна 2 циклам CLKPER2 |
| 011 |
3CLK |
Задержка равна 3 циклам CLKPER2 |
| 100 |
4CLK |
Задержка равна 4 циклам CLKPER2 |
| 101 |
5CLK |
Задержка равна 5 циклам CLKPER2 |
| 110 |
6CLK |
Задержка равна 6 циклам CLKPER2 |
| 111 |
7CLK |
Задержка равна 7 циклам CLKPER2 |
o Биты 2:0 - RPDLY[2:0]: задержка между командой предварительного заряда и другой командой
Биты RPDLY задают задержку между командой предварительного заряда и другой командной. Задержка задается числом циклов синхронизации CLKPER2 в соответствии с таблицей 24.13.
Таблица 24.13. Настройка задержки между командой предварительного заряда и другой командой
| RPDLY[2:0] |
Групповая конфигурация |
Описание |
| 000 |
0CLK |
Задержка равна 0 циклов CLKPER2 |
| 001 |
1CLK |
Задержка равна 1 циклу CLKPER2 |
| 010 |
2CLK |
Задержка равна 2 циклам CLKPER2 |
| 011 |
3CLK |
Задержка равна 3 циклам CLKPER2 |
| 100 |
4CLK |
Задержка равна 4 циклам CLKPER2 |
| 101 |
5CLK |
Задержка равна 5 циклам CLKPER2 |
| 110 |
6CLK |
Задержка равна 6 циклам CLKPER2 |
| 111 |
7CLK |
Задержка равна 7 циклам CLKPER2 |
24.11.6. SDRAMCTRLC - регистр С управления SDRAM
| Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
| +0x09 |
| WRDLY[1:0] |
ESRDLY[2:0] |
ROWCOLDLY[2:0] |
|
SDRAMCTRLC |
| Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
| Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:6 - WRDLY[1:0]: задержка восстановления записи SDRAM
Данные биты задают задержку восстановления записи числом циклов синхронизации CLKPER2 в соответствии с таблицей 24.11.
Таблица 24.14. Настройка задержки восстановления записи SDRAM
| WRDLY[1:0] |
Групповая конфигурация |
Описание |
| 00 |
0CLK |
Задержка равна 0 циклов CLKPER2 |
| 01 |
1CLK |
Задержка равна 1 циклу CLKPER2 |
| 10 |
2CLK |
Задержка равна 2 циклам CLKPER2 |
| 11 |
3CLK |
Задержка равна 3 циклам CLKPER2 |
- Биты 5:3 - ESRDLY[2:0]: задержка выхода из режима саморегенерации
Данное битовое поле задает задержку между установкой высокого уровня CKE и активизацией команды числом циклов синхронизации CLKPER2 (см. таблицу 24.15).
Таблица 24.15. Настройка задержки выхода из режима саморегенерации
| ESRDLY[2:0] |
Групповая конфигурация |
Описание |
| 000 |
0CLK |
Задержка равна 0 циклов CLKPER2 |
| 001 |
1CLK |
Задержка равна 1 циклу CLKPER2 |
| 010 |
2CLK |
Задержка равна 2 циклам CLKPER2 |
| 011 |
3CLK |
Задержка равна 3 циклам CLKPER2 |
| 100 |
4CLK |
Задержка равна 4 циклам CLKPER2 |
| 101 |
5CLK |
Задержка равна 5 циклам CLKPER2 |
| 110 |
6CLK |
Задержка равна 6 циклам CLKPER2 |
| 111 |
7CLK |
Задержка равна 7 циклам CLKPER2 |
- Биты 2:0 - ROWCOLDLY[2:0]: задержка строка-столбец
Данное битовое поле задает задержку между командой активизации и командой чтения/записи числом циклов синхронизации CLKPER2 в соответствии с таблицей 24.16.
Таблица 24.16. Настройка задержки строка-столбец
| ROWCOLDLY[2:0] |
Групповая конфигурация |
Описание |
| 000 |
0CLK |
Задержка равна 0 циклов CLKPER2 |
| 001 |
1CLK |
Задержка равна 1 циклу CLKPER2 |
| 010 |
2CLK |
Задержка равна 2 циклам CLKPER2 |
| 011 |
3CLK |
Задержка равна 3 циклам CLKPER2 |
| 100 |
4CLK |
Задержка равна 4 циклам CLKPER2 |
| 101 |
5CLK |
Задержка равна 5 циклам CLKPER2 |
| 110 |
6CLK |
Задержка равна 6 циклам CLKPER2 |
| 111 |
7CLK |
Задержка равна 7 циклам CLKPER2 |
