Интерфейсы цифро-аналоговых преобразователей

Важную часть цифро-аналогового преобразователя составляет цифровой интерфейс, т.е. схемы, обеспечивающие связь управляющих входов ключей с источниками цифровых сигналов. Структура цифрового интерфейса определяет способ подключения ЦАП к источнику входного кода, например, микропроцессору или микроконтроллеру. Свойства цифрового интерфейса непосредственно влияют и на форму кривой сигнала на выходе ЦАП. Так, неодновременность поступления битов входного слова на управляющие входы ключей преобразователя приводит к появлению узких выбросов, "иголок", в выходном сигнале при смене кода.

При управлении ЦАП от цифровых устройств с жесткой логикой управляющие входы ключей ЦАП могут быть непосредственно подключены к выходам цифровых устройств, поэтому во многих моделях ИМС ЦАП, особенно ранних (572ПА1, 594ПА1, 1108ПА1, AD565А и др.), сколь-нибудь существенная цифровая часть отсутствует. Если же ЦАП входит в состав микропроцессорной системы и получает входной код от шины данных, то он должен быть снабжен устройствами, позволяющими принимать входное слово от шины данных, коммутировать в соответствии с этим словом ключи ЦАП и хранить его до получения другого слова. Для управления процессом загрузки входного слова ЦАП должен иметь соответствующие управляющие входы и схему управления. В зависимости от способа загрузки входного слова в ЦАП различают преобразователи с последовательным и параллельным интерфейсами входных данных.

ЦАП с последовательным интерфейсом входных данных

Такой преобразователь содержит на кристалле помимо собственно ЦАП дополнительно также последовательный регистр загрузки, параллельный регистр хранения и управляющую логику (рис. 13а). Чаще всего используется трехпроводный интерфейс, который обеспечивает управление ЦА-преобразователем от SPI, QSPI, MICROWIRE интерфейсов процессоров. При активном уровне сигнала CS (в данном случае - нулевом) входное слово длины N (равной разрядности ЦАП) загружается по линии DI в регистр сдвига под управлением тактовой последовательности CLK. После окончания загрузки, выставив активный уровень на линию LD, входное слово записывают в регистр хранения, выходы которого непосредственно управляют ключами ЦАП. Для того, чтобы иметь возможность передавать по одной линии данных входные коды в несколько ЦАП, последний разряд регистра сдвига у многих моделей ЦАП с последовательным интерфейсом соединяется с выводом ИМС DO. Этот вывод подключается ко входу DI следующего ЦАП и т.д. Коды входных слов передаются, начиная с кода самого последнего преобразователя в этой цепочке.

В качестве примера на рис. 13б представлена временнaя диаграмма, отражающая процесс загрузки входного слова в ЦАП AD7233. Минимально допустимые значения интервалов времени (порядка 50 нс), обозначенных на временных диаграммах, указываются в технической документации на ИМС.

На рис. 14 приведен вариант схемы подключения преобразователя с последовательным интерфейсом к микроконтроллеру (МК). На время загрузки входного слова в ЦАП через последовательный порт микроконтроллера, к которому могут быть также подключены и другие приемники, на вход CS (выбор кристалла) подается активный уровень с одной из линий ввода-вывода МК. После окончания загрузки МК меняет уровень на входе CS, как это показано на рис. 8.13б, и, выставив активный уровень на входе LD ЦАП, обеспечивает пересылку входного кода из регистра сдвига ЦАП в регистр хранения. Время загрузки зависит от тактовой частоты МК и обычно составляет единицы микросекунд. В случае, если колебания выходного сигнала ЦАП во время загрузки допустимы, вход LD можно соединить с общей точкой схемы.

Минимальное количество линий связи с ЦАП обеспечивается двухпроводным интерфейсом I2C. Этим интерфейсом оснащаются некоторые последние модели ЦАП, например, AD5301. Адресация конкретного устройства осуществляется по линии данных.

ЦАП с параллельным интерфейсом входных данных

Чаще используются два варианта. В первом варианте на N входов данных N-разрядного ЦАП подается все входное слово целиком. Интерфейс такого ЦАП включает два регистра хранения и схему управления (рис. 15а). Два регистра хранения нужны, если пересылка входного кода в ЦАП и установка выходного аналогового сигнала, соответствующего этому коду, должны быть разделены во времени. Подача на вход асинхронного сброса CLR сигнал низкого уровня приводит к обнулению первого регистра и, соответственно выходного напряжения ЦАП.

Пример блок-схемы подключения 12-ти разрядного ЦАП МАХ507 к 16-ти разрядному микропроцессору (МП) приведен на рис. 16. процессор посылает входной код в ЦАП как в ячейку памяти данных. Вначале с шины адрес/данные поступает адрес ЦАП, который фиксируется регистром по команде с выхода ALE микропроцессора и, после дешифрации, активизирует вход CS ЦАП. Вслед за этим МП подает на шину адрес/данные входной код ЦАП и затем сигнал записи на вход WR (см. рис. 15б).

Для подключения многоразрядных ЦАП к восьмиразрядным микропроцессорам и микроконтроллерам используется второй вариант параллельного интерфейса. Он предусматривает наличие двух параллельных загрузочных регистров для приема младшего байта входного слова МБ и старшего байта - СБ (рис. 17). Пересылка байтов входного слова в загрузочные регистры может происходить в любой последовательности.

<-- Предыдущая страница

Оглавление

Следующая страница -->

---

---

Главная - Микросхемы - DOC - ЖКИ - Источники питания - Электромеханика - Интерфейсы - Программы - Применения - Статьи