Периферийные регистры внутрисхемного отладчика
| 15 |
|
|
|
|
|
|
8 |
7 |
|
|
|
|
|
|
0 |
|
| |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Регистр Temp 0 внутрисхемного отладчика (In Circuit Debug Temp 0 - ICDT0) |
| |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Регистр Temp 1 внутрисхемного отладчика (In Circuit Debug Temp 1 - ICDT1) |
| |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| 0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Сброс при включении питания и при сбросе Test-Logic-Reset |
| s |
s |
s |
s |
s |
s |
s |
s |
s |
s |
s |
s |
s |
s |
s |
s |
Доступен для чтения (r), записи (w) или специальный (s) доступ |
| Эти регистры доступны вычислительному ядру для чтения/записи только в фоновом режиме или в режиме отладки. Эти регистры предназначены для использования подпрограммами сервисного ПЗУ в качестве временного хранилища данных регистров, содержимое которых иначе пришлось бы сохранять в стеке. |
| 7 |
|
|
|
|
|
|
0 |
|
| |
- |
|
- |
|
|
|
|
Регистр управления внутрисхемным отладчиком (In-Circuit Debug Control - ICDC) |
| 0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Сброс при включении питания и при сбросе Test-Logic-Reset |
| rs |
r |
rs |
r |
rs |
rs |
rs |
rs |
Доступен для чтения (r), записи (w) или специальный (s) доступ |
| |
|
(CMD3:0) Командные биты (Command Bits).
Эти биты отражают текущую ведущую команду в режиме отладки. Устанавливаются эти биты автоматом отладчика и позволяют коду программы сервисного ПЗУ определять способ действия.
| CMD3:0 |
Действие |
| 0000 |
Пустая команда |
| 0001 |
Считывание карты регистров |
| 0010 |
Считывание памяти данных |
| 0011 |
Считывание стека |
| 0100 |
Запись регистра |
| 0101 |
Запись в память данных |
| 1000 |
Разблокирование пароля |
| 1001 |
Чтение регистра |
| Остальные |
Зарезервировано |
|
(REGE) Активизация контрольных точек регистров (Break on Register Enable).
Бит REGE используется для активизации контрольных точек регистров. Когда бит REGE установлен в 1, то BP4 и BP5 используются как контрольные точки регистров. Останов происходит, когда содержимое BP4 совпадает с адресом получателя текущей команды. Для BP5 останов происходит только когда адрес регистра получателя совпадает с данными из BP5 и данные совпадают с заданным значением. Значение данных определяется содержимым регистров ICDA и ICDD. Бит REGE в одиночку не активизирует контрольные точки регистров, а только изменяет назначение используемых контрольных точек BP4, BP5. Для того, чтобы контрольные точки стали активными, необходимо установить еще бит DME. Этот бит не имеет никакого значения для кода ПЗУ. |
(DME) Активизация режима отладки (Debug Mode Enable)
УКогда этот бит сброшен в 0, то могут выполняться команды фонового режима, но контрольные точки отключены. Когда этот Когда этот бит установлен в 1, то контрольные точки активны, причем фоновые команды также могут выполняться. Этот бит может быть установлен или сброшен только в фоновом режиме. Этот бит не имеет никакого значения для прикладной программы ПЗУ. |
| 7 |
|
|
|
|
|
|
0 |
|
| - |
- |
- |
- |
|
|
|
|
Регистр флагов внутрисхемного отладчика (In-Circuit Debug Flag - ICDF) |
| 0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Сброс при включении питания и при сбросе Test-Logic-Reset |
| r |
r |
r |
r |
rw |
rw |
rw |
rw |
Доступен для чтения (r), записи (w) или специальный (s) доступ |
| |
|
(TXC) Передача последовательных данных окончена (Serial Transfer Complete)
Этот бит устанавливается аппаратно в конце цикла передачи по каналу связи ТАР. Бит TXC помогает автомату отладчика обслужить запрос хоста, команду или данные. Обычно этот бит устанавливается кодом ПЗУ для обозначения или запроса на передачу или прием данных. После установки бит TXC очищается автоматом отладчика. Вычислительное ядро записывает в бит TXC результаты при очистке битов PSS1:0 JTAG |
(SPE) Активизация внутрисистемного программирования (System Program Enable).
Бит SPE используется для поддержки внутрисистемного программирования и его состояние, когда оно сформировано вычислительным ядром, представляет собой результат логического сложения состояния бита SPE, который доступен для записи вычислительному ядру, и бита SPE регистра System Programming Buffer (SPB) модуля TAP (который доступен через JTAG). Логическое состояние этого бита анализируется программой после сброса. Когда этот бит установлен в 1, то осуществляется внутрисистемное программирование из сервисного ПЗУ. Когда этот бит сброшен в 0, то осуществляется выполнение прикладной программы. Этот бит доступен для чтения/записи вычислительному ядру и сбрасывается в 0 только при сбросе при включении питания или в состоянии Test-Logic-Reset. Бит SPE JTAG очищается аппаратно при установке бита ROD. Вычислительное ядро записывает в бит SPE результат при очистке битов PSS1:0 JTAG. |
(PSS1:0) Биты выбора источника программирования (Programming Source Select Bits 1:0).
Эти биты используются для выбора источника программирования в режиме внутрисистемного программирования когда бит SPE установлен в логическую 1. Во всех других случаях логическое значение этих битов не имеет никакого значения. Логическое состояние этих битов, когда оно сформировано вычислительным ядром, представляет собой результат логического сложения содержимого битов PSS, которые доступны для записи вычислительному ядру, и содержимого аналогичных битов регистра System Programming Buffer (SPB) модуля TAP (который доступен через JTAG). Эти биты доступны для чтения и записи вычислительному ядру и сбрасываются в 0 при сбросе при включении питания и в состоянии Test-Logic-Reset. Вычислительное ядро записывает результат в биты PSS при очистке битов PSS1:0 JTAG.
| PSS1 |
PSS0 |
Выбранный источник |
| 0 |
0 |
JTAG |
| 0 |
1 |
UART |
| 1 |
0 |
SPI |
| 1 |
1 |
Зарезервировано |
|
| 7 |
|
|
|
|
|
|
0 |
|
| |
|
|
|
|
|
|
|
Регистр буфера внутрисхемного отладчика (In-Circuit Debug Buffer - ICDB) |
| |
|
|
|
|
|
|
|
| 0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Сброс при включении питания и при сбросе Test-Logic-Reset |
| rw |
rw |
rw |
rw |
rw |
rw |
rw |
rw |
Доступен для чтения (r), записи (w) или специальный (s) доступ |
| Этот регистр используется в качестве параллельного регистра хранения данных для регистра сдвига данных ТАР. Данные этого регистра - это те данные, которыми ведут обмен подпрограмма отладки и хост. |
| 15 |
|
|
|
|
|
|
8 |
7 |
|
|
|
|
|
|
0 |
|
| |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Регистр данных внутрисхемного отладчика (In Circuit Debug Data - ICDD) |
| |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| 0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Сброс при включении питания и при сбросе Test-Logic-Reset |
| r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
Доступен для чтения (r), записи (w) или специальный (s) доступ |
| Этот регистр используется автоматом отладчика для хранения данных/считывания результата, которые программе ПЗУ видны как информация. Также этот регистр используется автоматом отладчика как регистр данных для сравнения, когда BP5 используется в качестве контрольной точки регистра. В этом случае при анализе необходимости формирования останова только биты данных этого регистра вместе с их соответствующими маскирующими битами в регистре ICDA будут сравниваться с данными обновляемого регистра получателя. |
| 15 |
|
|
|
|
|
|
8 |
7 |
|
|
|
|
|
|
0 |
|
| |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Регистр адреса внутрисхемного отладчика (In Circuit Debug Address - ICDA) |
| |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
| 0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Сброс при включении питания и при сбросе Test-Logic-Reset |
| r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
r |
Доступен для чтения (r), записи (w) или специальный (s) доступ |
| Этот регистр используется автоматом отладчика для адресации, так как код ПЗУ может видеть эту информацию. Также этот регистр используется автоматом отладчика как регистр масок для маскирования не имеющих значения битов регистра ICDD когда BP5 используется в качестве контрольной точки регистра. При анализе необходимости формирования останова, только когда бит в этом регистре установлен в 1, то соответствующий бит регистра ICDD будет сравниваться с данными, подлежащими записи в регистр получатель. Когда бит сброшен в 0, то соответствующий бит в регистре ICDD не анализируется. Когда все биты этого регистра сброшены 0, то любое обновление получателя вызовет останов по контрольной точке. |
|
