8. Архитектура ядра процессора
8.1 Процессор ARM7TDMI
- RISC процессор, основанный на ядре ARMv4T с Фон-неймановской архитектурой
- Работа на частоте до 55 МГц, с максимальной производительностью до 50 млн. команд за одну секунду (0,9 MIPS/МГц).
- Двойная система команд
- 32-битная система команд ARM® с высокой производительностью
-16-битная система команд Thumb ® с высокой плотностью кода
- Трехступенчатый конвейер команд
- Выборка команды (F)
- Декодирование команды (D)
- Выполнение (E)
8.2 Особенности модулей отладки и тестирования
- Встроенный эмулятор ICE® (внутрисхемный эмулятор)
- Два модуля управления контрольными точками
- Контроль за состоянием портов по JTAG интерфейсу
- Коммуникационный канал для отладки
- Модуль внутрисхемной отладки
- Полнодуплексный UART
- Коммуникационный канал для отладки с возможностью вызова прерываний
- ID регистр с уникальным идентификационным номером типа микроконтроллера
- IEEE1149.1 JTAG периферийное сканирование всех цифровых выводов
8.3 Контроллер Памяти
- Арбитраж шины
- Обработка запросов от ядра ARM7TDMI и от контроллера ПДП периферийных модулей
- Дешифратор адреса работает со следующими областями памяти:
- Трех внутренних области памяти с размером 1 Мбайт каждая
- Одна область размером 256 Мбайт для работы с периферийными модулям
- Регистры состояния аварийных ситуаций
- При возникновении аварийных ситуаций сохраняются источник, тип и его параметры
- Упрощение процесса отладки, благодаря встроенной возможности контроля за указателями на нереализованные области памяти
- Определение ошибок при выравнивании границ памяти
- Слежение за выравниванием памяти для всех реализованных видов доступа к ней
- Формирование сигнала аварийной ситуации при возникновении ошибок выравнивания
- Команда Remap (отображение одних областей памяти на другие)
- Отображение статической памяти (SRAM) на область размещения флэш-памяти
- Отображение на область статической памяти векторов прерываний и исключительных ситуаций
- Контроллер встроенной флэш-памяти
- Интерфейс для обращения к встроенной флэш-памяти, программируемая задержка до трех тактов ожидания
- Буфер предвыборки, с помощью которого производится буферизация и предсказание 16-битных запросов, благодаря чему сокращается число тактов ожидания
- Шифруемый ключом автомат для стирания, программирования и снятия/установки битов секретности
- Команды для стирания, программирования и установки битов секретности
- Вызов прерывания при попытке выполнения запрещенной команды
8.4 Контроллер ПДП периферийных модулей
- Поддержка передачи данных между памятью и периферийными узлами
- Одиннадцать ПДП каналов для AT91SAM7S256/128/64/321 и девять для AT91SAM7S32
- Два канала для модуля USART
- Два канала для модуля внутрисхемной оОтладки
- Два канала для последовательного синхронного порта
- Два канала для последовательного периферийного интерфейса
- Один канал для АЦП
- Низкая нагрузка на схему арбитража шины
- Требуется только один период основного синхронизирующего сигнала для передачи данных из памяти к периферийным узлам
- Требуется только два периода основного синхронизирующего сигнала для передачи данных от периферийных узлов в память
- Автоматическое индексирование указателей с целью сокращения времени реакции на возникающие прерывания
|
