Снижение стоимости проектов за счет использования технологии ULC

Предлагаемая фирмой Atmel услуга ULC (Ultimate Logic Conversion) позволяет перенести проект с FPGA/CPLD на новую платформу ULC. При этом сохраняется pin-to-pin совместимость, уменьшаются размеры кристалла, а потребляемая мощность снижается практически в два раза. Atmel также гарантирует существенное уменьшение стоимости проекта. Компанией накоплен огромный опыт работ по преобразованию в ULC (более 1800 заказов за 18 лет). Воспользоваться этой услугой могут даже разработчики проектов со средними объемами производства.

Одним из важнейших условий сохранения конкурентоспособности на рынке высоких технологий является сокращение времени проектирования нового изделия. Использование реконфигурируемых логических схем FPGA и CPLD позволяет ускорить цикл разработки и отладки за счет возможности быстрого внесения необходимых изменений в проект. Но с того момента, как изделие переходит на этап серийного производства, возникает проблема снижения стоимости. Известно, что в большинстве проектов ресурсы FPGA используются не полностью. В этом случае производитель оборудования может сэкономить за счет перехода с компонента FPGA (компаний Altera или Xilinx) на Atmel ULC, а также снизить стоимость комплектующих в несколько раз.

Предлагаемая Atmel услуга ULC (Ultimate Logic Conversion) позволяет перенести проект с FPGA/CPLD на новую платформу ULC. При этом Atmel гарантирует снижение стоимости компонента. Кроме того, сохраняется pin-to-pin совместимость, размеры кристалла могут стать значительно меньше прототипа, а потребляемая мощность снижена практически вдвое.

Преобразование FPGA/CPLD в ULC производится в технических центрах на территории США и Европы при минимальном участии специалистов заказчика. Atmel использует современную технологию проектирования «Verifybefore-silicon», которая позволяет уже в первой итерации получить гарантированно работоспособную микросхему ULC.

После принятия решения о преобразовании FPGA в Atmel ULC необходимо сделать запрос в Atmel. Специалисты Atmel проанализируют проект на возможность технической осуществимости. Они определят размер кристалла, выберут корпус и оценят затраты времени на преобразование, а также решат возникающие технические проблемы с заказчиком. Для анализа технической осуществимости компании Atmel необходимы следующие документы: проектные файлы в формате edif или на языках Verilog, VHDL и т.п., вектора для тестирования, распределение выводов FPGA, заполненная контрольная карта (ULC Design Checklist).

Первые образцы ULC Atmel передает заказчику для тестирования. Если ULC оказываются неработоспособными, Atmel производит коррекцию за свой счет. Если же образцы оказались работоспособны и прошли все этапы проверки, Atmel переходит к серийному производству чипов. Заказчик получает микросхемы с характеристиками, превосходящими его первоначальный проект на FPGA/CPLD.

Atmel предлагает ULC, выполненные по различным проектным нормам. ULC может поддерживать двухпортовую статическую память DPRAM. Встраиваемые блоки умножения частоты PLL полностью совместимы с узлами, применяемыми в FPGA фирм Altera и Xilinx.

• ATU18 – высокопроизводительные ULC, предназначенные для преобразования самых последних CPLD и FPGA. В одном ULC может быть интегрировано от 62 до 1195 Кбит ячеек DPRAM и от 82 до 1575 логических вентилей. Эти ULC выполняются по самой современной технологии 0,18 мкм. Максимальная частота ядра 250 МГц, частота периферии до 312 МГц;
• UA1 – это ULC, выполненная по технологическому процессу 0,35 мкм. Может содержать до 1 млн. вентилей. Максимальная частота ядра 150 МГц, частота периферии до 200 МГц;
• UA1E – также выполнена по 0,35-мкм технологическому процессу, но отличается поддержкой памяти DPRAM. Может содержать от 46 до 780 тыс. вентилей и от 18 до 390 Кбит ячеек DPRAM;
• UG2 – выполнена по 0,5-мкм технологическому процессу;
• UG1 — устаревшая ULC, не рекомендуется для будущих разработок. Технология производства 0,6 мкм.

Краткое описание ATU18

Рассмотрим наиболее перспективную для конвертации современных проектов матрицу ULC ATU18.

Основные характеристики ULC семейства ATU18:

• количество выводов более 976;
• напряжение питания 1,8 ±0,15 В для ядра и 1,8, 2,5 и 3,3 В для периферии;
• доступные корпуса: DIP, SOIC, LCC/PLCC, PQFP/TQFP, BGA, PGA/PPGA;
• диапазон рабочих температур для коммерческого исполнения 0ѕ70°С, для промышленного исполнения от –40 до 85°С;
• 0,18-мкм технологический процесс;
• сброс по включению;
• порты ввода/вывода с повышенной нагрузочной способностью до 16 мА;
• встроенные интерфейсы CMOS/TTL/PCI, LVCMOS, LVTTL, GTL, HSTL, LVDS.

ATU18 можно использовать для преобразования последних моделей FPGA компаний Xilinx и Altera. При этом размер получаемого ULC на 50% меньше эквивалентной матрицы FPGA. Устройства ULC способны поддерживать скорость переключения триггеров до 180 МГц и задержки со входа на выход до 100 пс при напряжении 1,8 В. Архитектура ATU18 позволяет использовать порты вывода с повышенной нагрузочной способностью. Большое количество доступных вентилей допускает реализацию памяти RAM на основе ячеек FPGA, поддержку периферийного сканирования и отладки JTAG. Преобразование в серию ATU18 ULC может обеспечить значительное уменьшение потребляемой мощности по сравнению с подлинником PLD или FPGA. Это особенно актуально для PLD и CPLD, потребление которых может достигать 100 мА и более даже при отсутствии тактирования. ATU18 имеет очень низкое потребление в режиме ожидания (менее 0,3 нА/вентиль) при нормальной температуре (в активном режиме зависит от тактовой частоты). По сравнению с FPGA обеспечивается снижение потребляемой мощности на 50—90%.

В ATU18 используются технологии защиты от шумов и снижения электромагнитных излучений: раздельные шины питания, ограничение (при необходимости) скорости работы портов ввода/вывода и т.д.

Atmel производит ULC ATU18 на основе матриц собственного производства. Набор предлагаемых для преобразования матриц приведен в таблице 1. Все матрицы имеют встроенные умножители и схемы сброса.

Таблица 1. Номенклатура матриц ULC, предлагаемых Atmel для реализации проектов

Архитектура и особенности ATU18

Базовый элемент ATU18 называется ячейкой. Одна ячейка может содержать от 1 до 4 вентилей FPGA. Ячейки составляют ядро устройства, а соединения производятся в 3—4 металлизированных слоях над ячейками. Каждой контактной площадке ATU18 соответствует своя ячейка ввода/вывода, которая может быть сконфигурирована как вход, выход, двунаправленный порт, вход тактового генератора, вывод напряжения питания или земли. Этим достигается совместимость по цоколевке с любыми FPGA и CLD. Для лучшей защиты от электромагнитных помех допускается разделять шины питания для внутренних ячеек и ячеек ввода/вывода.

Каждый вход может быть запрограммирован как TTL, CMOS, или триггер Шмидта. При необходимости может быть запрограммирован подтягивающий резистор (к напряжению питания или земле).

Выходные триггеры могут работать с нагрузкой до 16 мА при напряжении 3,3 В. Используя две контактные площадки можно увеличить нагрузочную способность до 32 мА. Для улучшения электромагнитной совместимости время переключения выходных буферов может управляться встроенным регулятором.

В ATU18 имеется встроенная защита от мгновенного переключения большого количества ячеек. Для компенсации броска напряжения используются встроенные в чип конденсаторы и применяется специальная разводка ячеек.

Применяются также фильтры низких частот между шинами питания внутренних ячеек матрицы и буферными элементами ввода/вывода.

Как подготовить проект для конвертации в ULC

Чтобы сделать проект, пригодный для конвертации в ULC, следует придерживаться некоторых правил.

1. Не допускать превышения тока между двумя ближайшими площадками Vcc и Vss. Для ULC, выполненных по технологической норме 0,35 мкм, этот ток не должен превышать 70 мA. Для устройств 0,17 мкм максимальный ток не должен превышать 48 мА. Эти токи должны быть вычислены для FPGA, чтобы иметь уверенность в возможности pin-topin совместимости.
2. Ток нагрузки каждого выходного буфера не должен превышать допустимых норм.
3. Порты ввода/вывода нужно устанавливать как можно ближе друг к другу.
4. Необходимо резервировать, по крайней мере, два вывода, для того чтобы Atmel могла испытать полученные ULC.

При проектировании работы с памятью следует выбирать синхронные режимы для операций чтения и записи и одинаковый формат между левым и правым портами для двухпортовой памяти. Не следует использовать процедуры инициализации, режим чтения перед записью (readbefore-write) в одном цикле, изменять данные на шине вывода во время операции записи.

Ток потребления синхронной памяти напрямую зависит от частоты тактирования. Единственный путь снижения потребления в этом случае – включать тактирование только при необходимости.

Допускается использование как внешней, так и внутренней схемы сброса. Внешний сброс более предпочтителен, потому что не все технологии включают в себя совместимость с внутренней схемой сброса по включению питания. Общий сброс не требует значительных затрат на логику и гарантирует правильную инициализацию при тестировании. Хорошим тоном считается также сброс всех регистров во время операции общего сброса.

Заключение

В настоящее время Atmel накоплен огромный опыт работ по преобразованию FPGA в ULC. За 18 лет было успешно выполнено более 1800 заказов. Эта услуга могут быть выгодна даже в случае проектов со средними объемами производства. Если параметры проекта не слишком высоки, то для удешевления Atmel может предложить преобразование в ULC по технологической норме 0,35 мкм.

Более подробную информацию об Atmel ULC можно получить на интернет-сайте Atmel (www. atmel.com).

Статья подготовлена службой технической поддержки
Rainbow Technologies