TMS320VC5409

Цифровой процессор для обработки сигналов с фиксированной запятой

Отличительные особенности:

• Усовершенствованная многошинная архитектура с тремя раздельными 16-разрядными шинами памяти данных и одной шиной памяти программ
• 40-разрядное арифметико-логическое устройство (АЛУ), в т.ч. 40-разрядное сдвиговое устройство и два независимых 40-разрядных аккумулятора
• Параллельное умножающее устройство 17 х ?17 бит в сочетании с 40-разрядным накопителем суммы позволяет выполнить операцию неконвейеризированного умножения- накопления (MAC) за один цикл
• Блок сравнения, выбора и записи (CSSU) для выбора сложения/сравнения оператора Viterbi
• Шифратор порядка для вычисления порядка значения в 40-разрядном аккумуляторе за один цикл
• Два генератора адреса с 8 вспомогательными регистрами и 2 вспомогательными блоками регистровой арифметики (ARAU)
• Шина данных с функцией удержания предыдущих уровней на шине адреса при переходе шины в высокоимпедансное состояние
• Расширенный режим адресации для адресации внешнего пространства памяти размером до 8 миллионов слов по 16 бит
• 16K x 16 бит встроенного ПЗУ
• 32K x 16 бит встроенного двухпортового ОЗУ
• Инструкции повторяющихся операций
• Инструкции копирования блока памяти для улучшения управления программой и данными
• Инструкции с 32-разрядным операндом
• Инструкции с чтением двух или трех операндов
• Арифметические инструкции с параллельной записью и параллельным чтением
• Инструкции условной записи
• Быстрый выход из прерываний
• Встроенные периферийные устройства
  • Программно-управляемый генератор состояний ожидания и программируемое переключение банков
  • Встроенный синтезатор тактовой частоты на основе ФАПЧ со встроенным задающим генератором или внешним источником синхронизации
  • Три многоканальных буферизованных последовательных порта (McBSP)
  • Расширенный 8-разрядный параллельный интерфейс хост-порта с 16-разрядными данными/адресацией
  • Один 16-разрядный таймер
  • Шестиканальный контроллер прямого доступа к памяти (ПДП)
• Управление потребляемой мощностью с помощью инструкций ввода экономичных режимов работы IDLE1, IDLE2 и IDLE3
• Управление отключением CLKOUT
• Встроенная логика эмуляция на основе стандарта граничного сканирования IEEE 1149.1. (JTAG)
• Длительность выполнения однотактной инструкции с фиксированной запятой 12,5 нс (80 миллионов операций в секунду) при напряжении питания 3.3В (ядра 1.8В)
• Длительность выполнения однотактной инструкции с фиксированной запятой 10 нс (100 миллионов операций в секунду) при напряжении питания 3.3В (ядра 1.8В)
• Доступность в 144-выводном пластиковом корпусе TQFP (суффикс PGE) и 144-выводном корпусе BGA с матричным расположением сферических выводов (суффикс GGU)

Структурная схема:

Расположение выводов в 144-выводном корпусе BGA (вид снизу):

Расположение выводов в 144-выводном корпусе LQFP (вид сверху):

Общее описание:

TMS320VC5409 - цифровой процессор для обработки сигналов (ЦПОС) с фиксированной запятой, который выполнен на основе прогрессивной модернизированной гарвардской архитектуры, которая использует одну шину памяти программ и три шины памяти данных. Данный процессор содержит арифметико-логическое устройство (АЛУ), который отличается высокой степенью параллелизма, специализированную аппаратную логику, встроенную память и дополнительные встроенные периферийные устройства. Основой операционной гибкости и быстродействия данного ЦПОС является высоко специализированный набор инструкций.

Разделение пространств памяти программ и данных делает возможным осуществление одновременного доступа к инструкциям и данным, обеспечивая более высокую степень параллелизма. Две операции чтения и одна операция записи могут выполняться за один цикл. Инструкции с параллельной записью и специализированные инструкции могут полностью использовать данную архитектуру. Кроме того, данные могут передаваться между пространствами памяти данных и памяти программ. Такой параллелизм поддерживается при выполнении арифметических, логических и битовых операций, обеспечивая их исполнение за один машинный цикл. TMS320VC5409 также поддерживает механизмы управления прерываниями, повторяющимися операциями и вызовами функций.

Документация:

		921 kB Engl Полное описание микросхем TMS320VC5409
		RUS Контроллеры семейства C5000. Архитектура